超小型真の乱数生成回路に関する研究成果がIEEEのAPCCAS国際学会にアクセプトされました．

CMOS真の乱数生成回路の超小型化に関する研究成果がIEEEのAPCCAS国際学会にその成果発表がアクセプトされました． 情報通信機器の普及に伴い、セキュアな通信の重要性がさらに高まっています。 セキュアな通信には乱数生成器が必須ですが、真の乱数を生成するのは技術的に困難なため、従来はアルゴリズムベースの擬似乱数生成器が用いられてきました。 しかし、擬似乱数生成器には「乱数の推定が可能」というセキュリティリスクに加え、「消費電力が大きい」という課題も存在します。 真の乱数生成器実現における最大の障壁は、トランジスタ間の特性ばらつきでした。 従来技術では、このばらつきを補償するために多大な回路リソースが必要でしたが、 提案技術では「結合容量を活用したラッチ構造」に「自己バイアス動作」を導入し、ばらつきの影響を自動的に相殺することに成功しました。 さらに、新開発のイコライズ技術により、動作速度を従来比で100倍以上向上させています。 提案技術は、世界初の成果として、物理乱数生成回路をフリップフロップと同等の面積で実装可能であることを実証する重要な技術です。

Y. Deng and M. Islam, “A booster-enhanced mismatch-canceling latch-based true random number generator for high-speed operation,” in IEEE APCCAS Conference, Oct. 2025, pp. to appear.